米Rambus(ラムバス)は、JEDEC(Joint Electron Device Engineering Council)で審議中の広帯域メモリー規格「HBM3:High-Bandwidth Memory generation 3」への準拠が可能なメモリーインターフェースIPコアのセット「HBM3-Ready Memory Subsystem」を発表した。新製品のIPコアセットは、HBM3規格に準拠する3次元実装DRAMをアクセスするASICなどに集積される。

新製品はHBM3 DRAM(図中左側)をアクセスするASIC/SoC(図中右側)に集積する
(出所:Rambus)
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 今回発表されたHBM3-Ready Memory Subsystemは、コントローラーIPとPHY IPからなる。新製品を使うと、ピン当たり8.4Gビット/秒のデータレートが得られる。新製品を集積したASICとHBM3 DRAM間は1024ピン(64ビット×16チャネル)で接続されるため、バンド幅は1.0752Tビットに達する。2/4/8/12/16枚のダイを収めたHBM3 DRAM(チャネル密度は最大32Gビット)に対応できる。

新製品は2つのIPコアから成る
ASIC/SoCのロジック(左端)がHBM3 DRAM(右端)をアクセスする回路を、新製品で構成する。新製品は、薄い青色のコントローラーIPコア(中央左側)とPHY IPコア(中央右側)の2つからなる。(出所:Rambus)
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 新製品はハードウエアレベルの性能・動作モニターが可能で、HBM3のRAS(Reliability Availability Serviceability)仕様を満たすという。開発環境として同社の「LabStation」が使えるため、システムの迅速な立ち上げや特性評価、デバッグが容易に行えるという。対応する半導体プロセスなどは未公表である。

開発環境LabStationの利用イメージ
(出所:Rambus)
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