ケイデンス、PCI Express 6.0仕様に対応するIPのテストチップをTSMC N5プロセス上で開発

先行顧客向けデザインキットの提供を開始

 ケイデンス・デザイン・システムズ社(本社 米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、10月21日(米国現地時間)、PCI Express(R) (PCIe(R)) 6.0仕様に対応するTSMC N5プロセス向けIPの即時提供を発表しました。

 ケイデンスのPCIe 6.0 IPは、高性能なDSPベースのPHYと機能豊富なコンパニオン・コントローラーで構成されており、ネットワーク、先進メモリ、ストレージなど、ハイパースケールコンピューティングや5G通信に向けた次世代アプリケーションに最適な性能とスループットを提供します。ケイデンス PCIe 6.0 IPの先行顧客は、既にデザインキットにアクセスされています。

 ケイデンスの5nm PCIe 6.0 PHY テストチップは、すべてのPCIeレートにおいて優れた電気的特性を示しました。PAM4/NRZ デュアルモードトランスミッターは、最適なシグナルインテグリティ、対称性、線形性と極めて低いジッターを実現しました。DSPベースのレシーバーは、64GT/sで35dBを超える過酷な信号障害やチャネルロスに耐えながら、堅牢なデータリカバリー能力を発揮しました。また、PHYに搭載された先進のDSPコアは、環境要因による信号の変動を監視・補正するための継続的なバックグラウンドアダプテーションを行い、信頼性の向上を実現しています。

 PCIe 6.0をサポートするケイデンスのコントローラ IPは、最高のリンクスループットと利用率を提供すると同時に、極めて低いレイテンシーで動作するように設計されています。スケーラブルなマルチパケット処理アーキテクチャは、1GHz動作時に最大1024ビット幅のデータパスをx16構成でサポートし、最大128Gbpsのバンド幅を実現します。この機能豊富なコントローラ IPは、完全な後方互換性を維持しながら、PAM4信号、FEC(Forward Error Correction)、FLIT エンコード、L0p パワーステートなど、PCIe 6.0の新機能をすべてサポートしています。

 PCIe 6.0サブシステムのテストチップは、2021年7月にTSMC N5上でテープアウトされました。このテストチップは、PPA(Power, Performance and Area)が最適化された第2世代のPCIe 6.0 PHYと、PCIe 6.0コントローラを統合したものです。このサブシステムのテストチップにより、ケイデンス社は、PCIe 6.0のPHYとコントローラの機能をシステムレベルで検証し、厳格なコンプライアンステストおよびストレステストを実施して、ユニバーサルな相互運用性と信頼性を確保することができます。

 ※以下は添付リリースを参照

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添付リリース

https://release.nikkei.co.jp/attach/620118/01_202110221059.pdf