Cadence Integrity 3D-IC Platform、先端Multi-Chiplet Designに向けたTSMCの3DFabric(TM) テクノロジで利用可能に

■要旨:

 ● Integrity 3D-IC プラットフォームを軸とするCadence 3D-IC ソリューション、プランニング、インプリメンテーション、システム解析環境を統合し、マルチチップレットシステムのPPAを最適化

 ● ダイ間(die-to-die)解析よびSTA テクノロジを備えたTempus Timing Signoff Solutionにより最速テープアウトを実現

 ● Celsius Thermal Solverと密接に統合されたVoltus IC Power Integrity Solutionにより、マルチダイIR ドロップ解析および熱解析を容易化し、ロバストな設計が可能に

 ● 次世代ハイパースケールコンピューティング、モバイル、車載アプリケーションの開発に向けて実証済のCadence 3D-IC ソリューションおよびTSMCの3DFabric テクノロジを即座に導入することが可能

 ケイデンス・デザイン・システムズ社(本社米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、10月26日(米国現地時間)、TSMCと協業し、3D-IC マルチチップレットデザインの革新を加速したことを発表しました。

 協業の一環として、業界初の3D-IC プランニング、インプリメンテーション、システム解析統合プラットフォームであるCadence(R) Integrity(TM) 3D-IC プラットフォームが、3D シリコン積層および先進パッケージ技術を提供するTSMCの包括的な技術ファミリー3DFabric(TM) テクノロジで使用可能となりました。また、ケイデンスのTempus(TM) Timing Signoff Solutionが、積層IC のSTA (Static Timing Analysis) のサポートに関して強化され、設計TATを短縮します。これらの最新技術により、実証済のCadence 3D-IC ソリューションおよびTSMCの3DFabric テクノロジを即座に導入することが可能になり、競争力の高いハイパースケールコンピューティング、モバイル、車載アプリケーションを開発することができます。

 Cadence 3D-IC ソリューションは、TSMC のIntegrated Fan-Out (InFO)、Chip-on-Wafer-on-Substrate(CoWoS(R))、System-on-Integrated-Chips (TSMC-SoIC(TM)) を含む3D Silicon Stackingおよび先端パッケージング技術を全て対応します。また、3D-IC ソリューションは、Cadence Intelligent System Design(TM)戦略と協調して開発され、完成度の高いシステムオンチップ(SoC) 開発を促進します。

 Cadence Integrity 3D-IC プラットフォームでは、3D チップおよびパッケージプランニング、インプリメンテーション、システム解析を1つの統合コックピットで行うことができます。これにより、マルチチップレットデザインのプランニング、インプリメンテーション、3D silicon stackingの解析を簡素化できると同時に、技術生産性、周波数、PPA (Power, Performance and Area) を最適化できます。また、このプラットフォームでは、Cadence Allegro(R)パッケージングテクノロジーおよびCadence Virtuoso(R)プラットフォームと統合された協調設計機能をサポートしており、3Dの統合やパッケージングを可能にします。

 Integrity 3D-IC プラットフォームに関する詳細については https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/digital-design-signoff/Integrity-3D-IC-DS.pdf をご参照ください。

 お客様にさらにメリットをお届けするために、ケイデンス解析ツールはIntegrity 3D-IC プラットフォームと密接に統合されており、TSMCの3DFabric テクノロジとシームレスに動作し、システムドリブンなPPA最適化を可能にします。たとえば、高速自動inter-die (RAID) 解析を搭載したTempus Timing Signoff Solutionはケイデンスの3D STA (static timing analysis) テクノロジの一環で、複数層デザインを開発するお客様の高精度サインオフを支援します。Cadence(R) Celsius(TM) Thermal Solverでは、マルチダイ積層、SoC、複雑な3D-ICの階層熱解析を早期に実行可能です。階層解析では、細かいグリッドでホットスポットをモデル化できるため、実行時間や精度の目標達成を可能にします。Cadence Voltus(TM) IC Power Integrity Solutionでは、デザインをロバストにする初期の熱解析、IR ドロップ、cross-die 抵抗解析を提供します。

 ケイデンスの3D-IC ソリューションに関する詳細については https://www.cadence.com/en_US/home/solutions/3dic-design-solutions.html をご参照ください。

 ※以下は添付リリースを参照

リリース本文中の「関連資料」は、こちらのURLからご覧ください。

添付リリース

https://release.nikkei.co.jp/attach/620412/01_202110271109.pdf