資料の紹介

 半導体ICのトランジスタは、ムーアの法則が飽和しており、従来のプレーナ型から複雑なFinFETやFD-SOI、さらにGAA(ゲートオールアラウンド)構造など3次元化に頼らざるを得なくなってきた。また、チップ同士を重ねてつなぐ3D-IC化も進んできた。ICを設計する上で、こうした3次元化により発生する寄生抵抗や容量、インダクタンスなど新しいパラメータを考慮に入れなければならなくなった。

 本資料は、3次元構造のトランジスタや重ね合わせ型の3D-ICなどを正確にシミュレーションするための寄生容量や抵抗、インダクタンスなどを抽出し、それらを考慮に入れた新しいシミュレーションモデルについて解説している。先端プロセスノードだけではなく、パッケージに3次元実装する場合の寄生パラメータも考察している。チップレベルのプロセス工程から配線工程までのパラメータだけでなく、マルチパターニングによるパターンの位置ずれや、プロセスコーナー、エレクトロマイグレーションなどについても述べられている。

 本資料に書かれている最新の知識なしでは、7nm以下のトランジスタやICの設計はもはやできなくなっている。先端半導体設計者にとって価値のあるバイブルといえよう。

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