資料の紹介

 半導体素子がオン状態のまま制御不能になり、電流が流れ続けてしまうラッチアップ。IC(集積回路)に対して外部から電磁的なノイズが入った場合や、何らかの理由で定格外の電圧が印加された場合などに発生する。ラッチアップが発生すると、ICが誤動作するだけではなく、過電流による素子の破壊や配線の溶断など、IC自体が破壊されてしまうこともある。

 ラッチアップが発生するのは、ICにおいて、P型とN型の半導体がPNPNまたはNPNPの形で配置されている箇所である。このような接合はIC内に多く存在するため、ラッチアップの発生リスクを製品設計時に予測したり、検証時に特定したりすることは極めて困難だ。しかし、製品の信頼性を維持するためには、できる限りその箇所を特定し、問題を取り除いたり軽減させたりする必要がある。

 本資料では、ラッチアップに対する最新の対策法を解説する。従来は設計の終盤で行っていたラッチアップ確認を設計初期段階から実現可能にする「ラッチアップ自動検証機能」などのソリューションを紹介。設計完了前に回避策実施までが可能になり、より堅固なラッチアップ対策が実現する。

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