資料の紹介

 半導体プロセスの微細化に伴い、設計ルールは飛躍的に複雑化している。様々な新しいプロセス要件に対応しながら、配線においても、設計早期から詳細配線を検討しておく必要がある。配線が細くなることで、配線抵抗などの影響が無視できないレベルになり、パス遅延の見積もりがさらに難しくなるからだ。

 詳細配線前の遅延見積もりとその後の遅延がかけ離れたものであれば、何度も設計を見直さなければならず、その結果、設計収束が大幅に遅れることにもなりかねない。つまり、16nmや7nm以降の先端プロセスを使った設計を行う際には、従来の配置を重視する設計から、常に配線とそれによる遅延を検討しながら進める手法に変える必要があるのだ。

 本資料では、設計初期から詳細配線も考慮することで、より精度の高い遅延見積もりを可能にする配置配線ツールを紹介する。設計収束までの時間を半分にまで短縮するだけでなく、先端プロセスでのエリア利用率向上、ダイサイズ縮小、設計コスト削減にも貢献するものとなっている。

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