資料の紹介
DDRメモリー設計時のシステム検証やデバッグには、いくつかの課題がある。例えば、JEDEC規格で電気的適合性の測定用に規定された場所をプローブで直接アクセスすることは難しく、近接した場所で測定せざるを得ない。また、測定位置やテストリードの長さによっては、測定時における負荷と寄生成分が増えるため、時間測定結果に悪影響を及ぼす可能性もある。
こうした課題に対しては、現状の測定環境を見直すことが有効な解決策となり得る。適切なプロービング技術を選択し、より高度な測定手法を導入して測定確度を改善することが、信頼性が高く効率的なシステム検証とデバッグにつながる。
本資料では、DDRメモリーのシステム設計をより正しく効率的に検証、デバッグするための方法を解説する。DDR3およびDDR4を対象に、適切なプローブの選択や、必要な測定ポイントとテストポイント間の信号経路の影響を除去するディエンベディングなど、再現性が高く正確なテスト結果を得るための手法について、実際のプローブ製品などのイメージ図を用いながら分かりやすく解説する。
